Contact    Plan d'accès    Plan du site  L'entreprise Altis L'activité d'Altis Technologies Clients et marchés Offre d'Altis R & D Pôle de Compétitivité Le site industriel Altis Altis & la qualité Altis & l'environnement L'actualité Altis Espace Emploi Espace Presse Portfolio .25 µm .18 µm .13 µm TECHNOLOGIES  .13 µm Imprimer Advanced features P-Silicon, non-Epi Shallow Trench isolation Dual work function Single poly, 8 layers of cop dual damascene metallization Planarized passivation and interlevel dielectric Process options: Dual Gate Ox, Poly/Implanted resistors, Metal to metal and Poly/N-well capacitors, Hi/Lo Vt N and P FETs, Thick aluminum Devices Options: MIMCAP, Inductors, eDRAM module Wire Bond or Flip-chip terminals The planarized passivation combined with number of metal layers enable the most efficient use of semiconductor area through higher densities and denser integration The devices options bring new solutions to the circuit designers giving better efficiency and higher flexibility to the design L'Essentiel La technologie 0.13µm d'Altis Semiconductor a été lancée avec succès en février 2002 et est utilisée par des acteurs industriels majeurs. Cette technologie 0.13µm appartient à la seconde génération des technologies d'interconnexion cuivre, bénéficiant d'une longue expérience industrielle acquise avec les pécédentes technologies cuivre. Basé sur le standard industriel 0.13µm - ground-rules process et élément clé de la Roadmap technologique d'Altis, ce procédé propose dès à présent robustesse et rendement élevé. Le procédé 0.13µm est hautement flexible et optimisé pour des applications low leakage et de haute densité comme le sans-fil et les applications grand public. Il est à l'origine d'un grand nombre d'applications S.O.C (System On A Chip), digitales, analogiques, mixed signal et RF. Les nombreuses options de ce procédé permettent de développer des solutions adaptées aux besoins spécifiques de nos clients. 0.13 µm TECHNOLOGY KEY FEATURE  Technologie  0.13µm  Lithography  0.12µm Deep UV - Phase shifting  Ldrawn  0.092µm  Leff  0.077µm  Gate Oxide Thickness  22 A  Isolation  Shallow Trench Isolation  Polysilicon  Single poly  Intermetal dielectric  Oxide/FSG  Via fill  W for M1 to M8  Poly/Metal layers  1Poly 3 to 8 Metal (Cu)  Poly/Metal pitch  M0 - Poly  0.48µm  M1 - Metal 1  0.32  M2 to M6  0.40µm  Process Options  Dual Gate Ox (3.3 Volts I/O)  High Vt/Low Vt N and P Fets  Meta to Metal capacitors -MIMCAP-  Poly/N-Well capacitors 0.13 µm TECHNOLOGY CIRCUIT KEY CARACTERISTICS  Supply Voltage      1.2 - 1.5 Volts  I/O Voltage        3.3/2.5/1.8/1.5 Volts  Gate  Density      > 180 K row gates per mm_  Delay 18.5 ps -NAND2, FO2 , nominal-  Power                   Typical 9 nW/gate/MHz  Transistors  Regular MOS  Treshhold voltages  Vth  0.37 / -0.32 V  Saturation currents  Idsat = Ion  500 / 210 uA/µm  Leakage currents  Ileak = Ioff  < 200 pA / µm  Low-power MOS  Treshhold voltages  Vth  0.55 / -0.44 V  Saturation currents  Idsat = Ion  350 / 150 uA/µm  Leakage currents  Ileak = Ioff  < 10 / 10 pA / µm  Zero Vt nFET  Treshhold voltages  Vth Vtsat @min L  0.26 / -0.24 V  Saturation currents  Idsat = Ion  650 / 290 uA/µm  Leakage currents  Ileak = Ioff  < 2 / 2 nA / µm  Ultra low Vt nFET  Treshhold voltages  Vth Vtsat @min L  0.29 / -0.245 V  Saturation currents  Idsat = Ion  550 / 240 uA/µm  Leakage currents  Ileak = Ioff  < 2 / 2 nA / µm  Analog transistor  Treshhold voltages  Vth  0.42 / -0.41 V  Saturation currents  Idsat = Ion  480 / 140 uA/µm  Leakage currents  Ileak = Ioff  20 / 20 pA/µm  6TSRAM  Std  Cell Area    2.48 µm²  Dense  Cell Area    2.28 µm²  DRAM    Cell Area    0.31 µm²  Resistors  Diffusion    N-Type  76 ? / sq  Poly    P-Type  310 ? / sq  Capacitors   MIMCAP :    Std  2.0 fF/µm²  Inductors        yes ALTIS SEMICONDUCTOR - copyright 2004 - Termes légaux